台積公司民國106年9月13日在加州聖塔克拉拉舉辦年度開放創新平台生態系統論壇（Open Innovation Platform® Ecosystem Forum），吸引超過1,300人共襄盛舉。這個一年一度的盛會展現台積公司如何和生態系統夥伴相互合作，在先進製程的基礎上，透過開放創新平台發展設計解決方案。

台積公司設計暨技術平台副總經理侯永清博士在主題演講中介紹台積公司的促進設計平台，以及台積公司和開放創新平台夥伴共同開發，針對每個平台所提出的解決方案。接著由電子設計自動化（EDA）及矽智財（IP）夥伴公司的三位高階主管帶來專題演講，說明他們如何和台積公司長期合作，協助客戶實踐創新並贏得商機。

台積公司針對四個設計平台的市場需求提出技術發展及解決方案

侯永清副總在演講中指出，台積公司為了協助客戶產品奪得市場先機，針對四個應用設計平台的市場需求，包括行動、高效能運算、物聯網以及車用電子等領域，擴展所提供的解決方案。除此之外，台積公司持續優化 3DIC 在整合型扇出（InFO）上結合高頻寬記憶體（HBM）的設計流程，以滿足客戶對系統整合和高頻寬記憶體的需求。同時，利用機器學習來提升客戶產品的設計功耗、效能、面積（PPA）以及生產力。

在行動促進設計平台方面，7 奈米的電子設計自動化及矽智財的解決方案皆已準備就緒，也被應用在客戶量產的設計上。7 奈米強效版則是將7 奈米在功耗、效能及面積上優化，其設計所需的替換程式和電路佈局服務亦已完成，可隨時滿足客戶轉換至7 奈米強效版的需求。

在高效能運算促進設計平台方面，台積公司已進一步提升 7 奈米及 7 奈米強效版的製程及設計解決方案，以支援客戶在高效能運算的速度及記憶頻寬上的需求；同時在 7 奈米製程技術符合 4 GHz 安謀（ARM）核心設計，並與賽靈思 （Xilinx）、安謀 （ARM）及益華電腦（Cadence）共同發表首款加速器專屬快取互連一致性（Cache Coherent Interconnect for Accelerators, CCIX）測試晶片。

在物聯網促進設計平台方面， 22奈米超低功耗_超低漏電製程技術（22ULP_ULL）是28 奈米類比及射頻技術的強化版，有效支援 5G、毫米波與連接運用上對低功率及漏電的需求。

在車用電子促進設計平台方面，台積公司更進一步優化製程、矽智財與電子設計自動化方案，以滿足車用電子設計上所需要的品質、安全度及可靠性。我們目前已經建立了第一個16奈米鰭式場效電晶體精簡型製程技術（16FFC）的車用電子促進設計平台，並朝向7 奈米邁進。在其他現有的 55 奈米，40 奈米，28 奈米製程，台積公司亦會提供車用電子服務套件以及最佳化的製程以滿足客戶需求。

運用機器學習創新提升客戶設計及生產力

台積公司率先引進機器學習來促進積體電路設計，藉由機器學習高品質預測技術實現設計早期的利弊分析及決策，協助客戶利用台積公司先進的 7 奈米技術，加速提升設計效能，減少面積及將生產力最佳化，獲得新產品的競爭優勢。

透過機器學習，台積公司的促進設計平台提供最佳化的設計限制條件與電子設計自動化程式，讓客戶能夠更有效率地使用由OIP 生態夥伴所提供的EDA工具。

這樣的合作模式，讓台積公司與OIP 夥伴們能持續專注個別強項，同時經由彼此的合作，把機器學習的創新帶進整體的設計環境，創造加乘的效果。

生態夥伴與客戶分享使用台積公司先進技術的最佳範例

本次論壇特別安排三個同時進行的EDA、IP與設計服務會議，總共發表33篇技術文章，彰顯生態夥伴和客戶如何利用台積公司的製程技術，透過自身的技術能力及解決方案，在不同的設計過程、不同的設計應用上來達到產品需求。

完備的生態系統解決方案創造客戶技術優勢

EDA工具驗證有效確保矽智財與客戶設計符合台積公司製程技術的需求，而參考設計流程則是建立在經過驗證的EDA工具上，提供客戶額外創新的設計流程方法以提高生產力。例如，在高效能運算設計上提供的可辨識通路銅柱解決方案流程（via-pillar aware solution flow），以及 3DIC 設計所需的可靠性與功耗完整性分析流程；這些驗證工具及參考流程皆有相對應的技術檔案及製程發展套件 （PDK），提供客戶下載使用。

矽智財是積體電路設計所需要的基本元件，台積公司與生態夥伴針對客戶不同的設計應用提供不同種類的矽智財，包括了基礎矽智財、類比矽智財、內崁記憶矽智財、介面矽智財與軟智財。

針對台積公司最新先進的 7 奈米技術、12 奈米技術與3DIC促進設計平台所需的EDA工具，性能及矽智財解決方案皆已準備就緒，滿足客戶產品在不同設計階段的需求。台積公司製程技術提供多樣的 EDA自動化解決方案與矽智財設計組合，有助客戶的投片成功。